快科技7月4日消息，苹果官方至今还没有发布传闻中的iPhone Ultra折叠机型，主打超高端定制的第三方厂商已经抢先一步替他们完成了定制化设计。 现在知名奢侈定制品牌Caviar已经率先出手，结合供应链流传的公开信息和网络上泄露的产品渲染图，提前推出了一套针对尚未发布的折叠iPhone Ultra的Flagship限定系列，专门面向顶级超高端定制市场。 系列下一共包含四款不同定位的机型，每款全球限量仅生产19台，稀缺属性拉满。 Caviar对外表示，这套限定系列的设计初衷，是打破苹果以往给顶级旗舰机型预留的常规色彩和材质局限，每款机型的后盖部分都融入了辨识度极高的立体浮雕风格苹果标识，和普通量产版机型的外观做出明显区隔。 四款当中定价最亲民的是Titan款，售价约合人民币10万元。该机型整机采用黑色PVD镀膜钛金属机身，背部握持区域搭配质感细腻的黑色鳄鱼皮材质，整体走低调沉稳的奢华路线。 Dark Cherry款定价约合人民币10.3万元，整机以酒紫色鳄鱼皮作为主基调，辅以多枚24K金镀金装饰件做点缀。 Silver款售价约人民币11.1万元。机身上半部分的普通钛金属直接替换为纯银材质，底部握持区域保留防滑的黑色鳄鱼皮，背部的浮雕Logo也升级为纯银一体铸造，整机金属高级感比普通钛合金版本突出不少。 全系定位最高端的是Gold款，定价15560美元，约合人民币11.3万元。该机型背部面板采用高强度碳纤维复合材料搭配金丝编织工艺打造，机身中框框架通体镀以24K黄金，背部浮雕Logo更是直接用18K实心金材整体铸造。

快科技7月4日消息，据韩国当地行业媒体报道，三星电子眼下已经正式启动第三季度通用DRAM产品的均价谈判，面向全球下游客户提出的报价涨幅，相比第二季度最高可以达到20%。 公司同步推进的还有另一轮调价计划，打算把当前服务器端和移动端都处于供给瓶颈期的低功耗DRAM也就是LPDDR产品价格，整体上调20%以上，全品类拉涨存储价格的意图十分明确。 针对上述涨价传闻，国内一家头部消费电子终端厂商负责人对外透露，早在今年6月三星就已经主动和他们沟通调价相关事宜。 目前企业已经正式收到三星方面关于DRAM提价的口头通知。上游核心存储部件的大幅涨价，后续必然会逐步传导到消费电子整机的终端售价上，短期可能会遏制一部分用户的换机需求。 不过当下消费电子产品整体定价已经处在低位，哪怕终端售价随之上浮，预计也不会对大部分普通用户的选购决策造成太明显的影响。 还有国内相关头部手机厂商也对外证实，确实已经收到了上游存储厂商的提价通知，不过涉及具体涨价幅度、到货配额的细节，目前双方还在进一步沟通协商，暂时没有敲定最终方案。 和主动拉涨存储价格的三星相比，HBM高带宽内存产品生产占比更高的SK海力士，本轮常规消费级DRAM的涨价幅度预计会明显低于三星，两家厂商的定价策略出现显著差异，本质上源自完全不同的产品结构布局。 三星的通用DRAM产品线占自身总产量的比重更高，这类面向消费电子端的常规存储产品价格弹性更大，厂商主动拉抬现货价格、扩大利润空间的动力自然也比主打高附加值HBM的SK海力士要足得多。

快科技7月4日消息，据数码闲聊站透露，苹果电池供应商的3C认证数据已经提前曝光了iPhone 18 Pro的电池信息。 具体来看： iPhone 18 Pro：国行4056mAh，美版4288mAh iPhone 18 Pro Max：国行5391mAh，美版5567mAh 作为对比： iPhone 17 Pro：国行3988mAh，美版4252mAh iPhone 17 Pro Max：国行4823mAh，美版5088mAh 可以看到，iPhone 18 Pro Max在加入钢壳电池后大幅增加，国行版本也首次突破了5000mAh，一举来到5391mAh。 虽然这个容量对比动辄8000mAh起步的国产旗舰还有不少差距，但对于苹果来说已经是巨大进步了，配合上全新iOS 27的优化，最终实际续航可能会有质的飞跃。 按照供应链测算，日常社交、视频拍摄、手游等高负载场景，18 Pro Max国行综合续航相比上代提升14%至17%。 另外，美版与国行的主要差异是因为SIM卡布局，美版全系取消实体卡槽，内部空间全部留给电池堆叠，而国行版本则依然保留了实体卡槽，占据一部分空间。

7 月 4 日消息，爆料人乔恩 · 普罗瑟（Jon Prosser）今天在最新一期 fpt.视频中为我们带来了 iPhone Air 2 最新情报，显示该机将新增第二颗后置摄像头，搭载 A20 Pro 芯片。 据介绍，iPhone Air 2 将使用与初代 iPhone Air 相同的钛合金机身，定位轻薄旗舰，配备 A20 Pro 芯片，而非此前传闻的 A20 标准版。新机的芯片将采用 WMCM（IT之家注：晶圆级多芯片模块）封装技术，将 DRAM 内存与 SoC 芯片分离，可改善散热表现，让机身轻薄的同时获得更优性能。 规格方面，这款手机将在原有的 4800 万像素主摄基础上，新增一颗 4800 万像素超广角镜头，进一步提升照片和视频拍摄性能。不过由于初代 iPhone Air 的摄像头区域已经被主板占据，苹果必须通过更巧妙的手段，才能塞入第二颗摄像头。 据悉，苹果的解决方案是缩小面容 ID 组件体积，从而为机身内部腾出空间容纳双摄。不过目前尚不清楚，苹果是否会为了双摄，在镜头光圈、CMOS 尺寸等方面做出妥协。 此外，iPhone Air 2 将采用 2nm 制程工艺，进一步改善能效，续航有望进一步提升。并且初代 iPhone Air 的一些妥协设计，预计将在第二代机型中得到改善。

7 月 4 日消息，亚马逊今天对 2023 年发布的 Fire HD 10 平板进行了低调升级。将 32GB 版本升级为 4GB 内存，不过售价也从 139.99 美元（注：现汇率约合 950.6 元人民币）小涨至 154.99 美元（现汇率约合 1052 元人民币）。 此前，所有版本的 Fire HD 10 均配备 3GB 内存。不过如今，32GB 的新版机型已经配备 4GB 内存，但令人疑惑的是，64GB 版本仍然还是搭载 3GB 内存。 除了内存以外，更新后的 Fire HD 10 硬件规格仍保持不变。具备 10.1 英寸显示屏（1920*1200 分辨率）、2GHz 八核处理器，续航可达 13 小时，支持通过 microSD 卡扩展空间。 同时，本次悄悄发布的新版 Fire HD 10 仅提供广告版本，锁屏界面带有广告。亚马逊目前仍在销售 3GB 内存 + 32GB 存储版本，价格依旧为 139.99 美元，只不过售完后可能不会继续补货。

IT之家 7 月 4 日消息，据科技媒体 Android Police 前天报道，谷歌会不定期为 Pixel 系列手机升级 Linux 内核。虽然这种更新通常不会带来新功能，但往往能提升设备的流畅性、安全性。 据爆料人士 Mystic Leaks 所述，谷歌正计划为近期发布的 Pixel 手机升级 Linux 内核。其中 Pixel 7、8、9 系列机型有 Linux 6.1-Android 14 升级至 Linux 6.12-Android 16；而 Pixel 10 系列则是从 Linux 6.6-Android 15 升级至 Linux 6.12-Android 16。 IT之家从原报道获悉，Linux 6.12 内核包含大量修复和性能改进，主要涉及 CPU 调度、内存管理优化等，可直接影响手机的使用体验。让手机的启动速度提升、运行更加流畅、改善发热问题。如果谷歌愿意，他们还可以顺手解决 Pixel 10 的 GPU 性能不佳问题。 此外，本次更新很可能会随 Android 17 QPR2 于今年年底推出，如果 Google 在测试过程中遇到问题，那么升级计划也不排除推迟。而 Pixel 6 由于将在今年 10 月结束官方支持，因此无缘底层升级。

IT之家 7 月 4 日消息，科技媒体 sammyguru 昨日（7 月 3 日）发布博文，报道称通过挖掘代码，发现三星首款骨传导耳机上市后，应该名为 Galaxy Able。 该媒体挖掘 2.2.70.26060861 版本 Galaxy Wearable 应用，发现在代码中出现了多个 Galaxy Able 名称，基本可以确认这是该耳机上市后的名称。IT之家附上相关代码截图如下： 在更早的 2.2.68.26010761 版 Galaxy Wearable 中，该媒体还发现一个专用插件包，包名为 com.samsung.accessory.ablemgr，用于在三星生态内处理 Galaxy Able 相关功能。 目前尚不清楚三星这款骨传导耳机的相关规格信息，只是流出了相关的示意图。

IT之家 7 月 4 日消息，MacRumors 网站日志显示，苹果软件工程师正在内部测试 iOS 27.4 的版本。 有趣的地方在于，苹果正在同时推进“秋季”大版本（即 iOS 27.0）与“春季”小版本更新（即 iOS 27.4）的测试工作。 目前，iOS 27.4 的具体更新内容尚不清楚。根据苹果过往的更新节奏，类似 x.4 版本的小幅更新通常侧重于错误修复、性能优化与安全补丁的完善。 与此同时，作为苹果 2026 年主力系统更新的 iOS 27.0，已于 6 月 10 日在 WWDC 2026 上正式发布，目前处于开发者测试阶段，预计将于 2026 年 7 月中旬开启公测，并计划在 2026 年 9 月随新款 iPhone 一同推送正式版。IT之家此前曾报道，iOS 27 将支持与 iOS 26 相同的设备列表，即从 iPhone 11 及第二代 iPhone SE 起跳的机型均可获得更新。 在功能方面，iOS 27.0 将带来多项重要更新，包括基于 Apple Intelligence 的全新上下文感知 Siri、相机应用整合视觉智能、照片应用支持 AI 智能扩展墙纸、Safari 浏览器自动整理标签页、以及支持自然语言创建提醒事项与日历日程等。此外，系统还进一步打磨了“液态玻璃”（Liquid Glass）设计语言，优化了 App 启动速度与网络切换体验。

小雷最近买了一台Google Clips。 不是因为我突然想考古谷歌硬件，也不是因为它有多适合当随身相机，纯粹是逛闲鱼的时候刷到了。价格180元，成色看着还行，描述里写着AI相机，整的我脑子一热就下单了。 至于我为什么会去闲鱼淘这种东西，原因也很简单：最近Vlog相机实在太多了。 （图源：雷科技自制） 大疆、影石、GoPro，还有各种打着AI跟拍、AI剪辑、AI成片的小机器，看得人挺心动。问题是心动归心动，钱包根本顶不住啊，动不动一两千起步的小相机，对小雷这种只是想玩玩的人来说，多少有点“看发布会很爽，点付款很疼”。 所以Google Clips就显得很完美。 我本来就没咋用过Vlog相机，180元的价格，即便以试错成本来说，也算是在我能够接受的范围内，而且这玩意还有一些非常现代化的核心卖点，比如自己判断什么时候值得拍，这就让我对它的体验很感兴趣。 那这台被谷歌放弃多年的小方块，放到2026年还能不能打？以下是雷科技的分享（注：本文无任何形式广告）： 小方块长得就很谷歌 想象一下：你和朋友一起出游，聊着聊着，他们突然做出一些非常傻O的举动，你想捕捉并保存。但当你掏出手机，打开相机时，那一刻已经过去，你错过了捕捉它的机会。 Google Clips正是为了这些时刻而存在的。 这款发布于2017年的设备，号称可以学习人物的面孔，在其内置机器算法判断为有趣或相关时，自动捕捉生活中的重要时刻，让用户不再需要手忙脚乱地打开相机。 从外观上看，这款产品非常符合老谷歌硬件的气质。 （图源：雷科技） 白白胖胖，方方正正，没啥攻击性，看着像一个智能家居配件。 正面是一颗大镜头，外面套着一圈可以旋转的镜头环。操作非常简单，拧一下就开机，再拧一下就关机，灯亮了，它就开始默默干活。 （图源：雷科技） 机身外面有硅胶保护套，自带一个可以拔下来的多功能背夹。 这玩意名字叫Clips，确实没骗人。你可以把它夹在衣服上、背包上、书架上、婴儿车上，随便一个不太厚的地方都能夹。 不过老实说，60克虽然轻，但夹在比较薄的夏装上还是会把衣服往下坠，领口看着有点歪斜。相比之下，夹在背包的肩带上是最舒服的，走起路来也很稳，要是家里有宠物，你还能直接给它夹在项圈上记录宠物视角。 （图源：雷科技） 更有意思的是，如果你找不到合适的地方夹，只要把这个背夹拔下来稍微转一下方向重新插进去，它就能变成一个简易的桌面支架，这个夹子还能当支架用，角度调一调，像一个很小的家庭摄像头。 这种无感穿戴和随处安放的设计理念，放在当年可以说是非常超前了。 事实上，现在卖得极其火爆的Insta360 GO系列拇指相机，在形态上多多少少都继承了谷歌这种随身佩戴、解放双手的核心思路，只不过现在的国产品牌用磁吸设计把佩戴体验做得更优雅了。 至于硬件参数，放到现在看确实有点寒酸。 （图源：WikiPedia） Google Clips配备了一颗12MP摄像头，尺寸不明，固定焦距，f/2.4镜头，拥有130°广角视场，这意味着它不太需要你认真构图，往那一摆，大概率能把人和环境都塞进去。 对一款主打“自动记录生活”的小相机来说，这个思路就很清晰，毕竟它没有屏幕，你也没法实时看取景，拍没拍歪，全靠缘分。 此外，这台老古董内置了16GB的存储空间，充满电大概能连续开机工作3个小时。 而且在那个大家还在疯狂使用老式Micro-USB接口的年代，谷歌居然良心地给它配了一个正反都能插的Type-C接口，这一点确实有国际大厂该有的前瞻性，也让我的上手体验便利了不少。 拍了吗？拍了啥？根本搞不清 不过，不管外观看着再怎么有意思，相机终究是拿来记录生活的。 就像开头说的那样，这台相机最大的卖点，就是它根本不需要你手动去按快门。谷歌的设计初衷是，你只要把它带在身上，剩下的事情就全交给相机自己搞定，遇到精彩时刻，就帮你拍下一些动态照片或者小视频。 当然，镜头下还有个按钮，你可以当普通相机，按一下拍一张，但谁会那样做呢？ （图源：雷科技） 为了测试它到底有多聪明，小雷我特意戴上他，进行了两天时间的体验，其中包含上班下班、同事交流、午间散步、晚间购物等多个场景，理论上能拍到的东西肯定不少。 结果呢，这玩意根本就没拍到什么有趣的东西！ 导致这个情况的原因有两个，其一，为了保护用户隐私，谷歌声称Clips相机的所有人脸识别和动作判断都在相机本地完成，完全不需要联网，数据绝对不会悄悄传到云端。 听着很棒，但这就带来了一个问题，相机本地算力实在太烂了。 即便在我事先跑到谷歌相册里，设置了一堆常用联系人头像的情况下，这玩意的拍摄频率也不积极，相当一部分都是类似于下面这样的废片，不知道重点是啥，只能说走了一段路。 （图源：雷科技） 看人家TheVerge的首发评测，甚至存在拍了几个星期都没有啥内容的情况。 （图源：TheVerge） 其次是续航，你能想象一个需要随身佩戴，24小时监控的设备，最多只有不到三小时续航吗？ 就因为这拉跨的续航，这两天的体验时间基本只有上班/下班前后两小时的样子。 而且不知道为啥，随机附带的背夹保护套贴在皮肤上超级痒，我是建议不要进行贴身佩戴，至少得准备个单肩包才行。 极短的续航、不舒适的穿戴，搭配上有些智障的本地AI，这玩意最终能呈现出的样张效果自然是可想而知。 即便是在大晴天的情况下，它拍摄的照片平淡、颗粒感强，且经常有大量运动模糊和果冻效应，如果录制动态照片的话，分辨率还能保持在4K，但是切换成GIF画质就会变得模糊起来。 （图源：雷科技） 到了阴天，这颗镜头在进光量上的劣势立刻就会体现出来，暗处细节可以说是一塌糊涂，晚上更是两眼一抹黑，什么都看不清楚。 （图源：雷科技） 但这玩意也不是一无是处的，如果你把它的夹子翻过来当成底座，然后放定在一个地方，那么它确实能够捕捉到还算可以的室内画面，甚至可以充当一个家庭用监控摄像头。 （图源：雷科技） 只是这时候，又会出现新的问题——Google Clips没有麦克风。 看着手机上同步过来的一大堆无声视频，这下我是真的明白，为啥这玩意当年能做到发布即暴死了。 理念超前，堪称AI Vlog相机鼻祖 180元买Google Clips，值不值？ 我的答案是不值，画质老，帧率低，没声音，生态也没了。它拍不了旅行大片，顶不住运动场景，也不适合当今天的Vlog主力机。你拿它拍旅行，拍探店，拍口播，拍开箱，基本都属于给自己上难度。 我买这个玩意，本质上就是让你们不用再花钱去捡同样的垃圾。 但是不得不说，Google Clips身上有今天AI硬件的很多影子。它想让拍摄变轻，让用户从举手机这件事里解放出来，也想让机器帮人判断什么瞬间值得留下，这个想法到现在都不过时。 （图源：雷科技） 只是当年的技术、画质和用户心理都没准备好，所以它失败得很快，也失败得挺合理。 现在回头看，Google Clips不像一台成功产品，更像一张提前交卷的草稿纸。上面写着一个很有诱惑力的问题：如果生活可以被AI自动记录，我们会更轻松，还是会更不安？ 八年过去，AI Vlog相机们又开始回答这个问题。 只不过这次，它们换上了更清晰的镜头，更会剪片的软件，还有一个更好听的名字。

IT之家 7 月 4 日消息，据博主 @数码闲聊站 今日爆料，某厂子系下一代将推出 6.59 英寸中屏 Pro、7 英寸巨屏性能机。结合该博主此前的爆料习惯，预计为小米 REDMI 品牌。 IT之家注意到，该博主今年 2 月曾爆料有 2 家厂商在评估 7 英寸巨屏新机，不过并未透露具体品牌名称以及产品型号。随后，该博主在 4 月 2 日爆料，某厂子系迭代新机在评估 7 英寸左右大直屏 + 万级大电池。4 月 27 日，该博主又爆料某厂子系迭代线新开一块 7 英寸超大直屏，支持 2K 超清显示、超高刷。 除了小米 REDMI 品牌外，荣耀也有望推出 7 英寸新机。该博主昨日刚刚爆料，除了 2nm 性能机的新开大直屏 6.89 英寸 2K+185Hz 新机，某厂 7 英寸 185Hz 超大直屏最近也开案了。结合该博主此前的爆料习惯，预计为荣耀旗下新机。 IT之家注意到，目前在售的旗舰手机中，小米 17 Ultra、华为 Mate 80 Pro Max、苹果 iPhone 17 Pro Max 等均配备 6.9 英寸大屏，这也是旗舰手机里面的主流尺寸。结合目前的爆料来看，今年市场有望出现多款大屏新机，喜欢大屏手机的用户可以关注一下。

IT之家 7 月 6 日消息，微纳直写光刻设备企业芯碁微装 (CFMEE) 本月 3 日宣布，其自主研发的国内首款 510mm × 515mm 板级封装 (PLP) 直写光刻设备 PLP 2000 成功获得先进封装领域重要客户订单。 IT之家了解到，芯碁微装的 PLP 2000 机台专为大尺寸板级封装应用场景开发，最大可支持 600mm × 600mm 加工尺寸，能够满足 CoPoS、玻璃基板、FOPLP 等先进封装工艺对2μm 量产解析能力的要求。 该装备在大幅面曝光、图形解析、面板均匀性、整板一致性等方面进行系统化设计，可有效保障大尺寸基板加工过程中的工艺稳定性。

IT之家 7 月 4 日消息，领克汽车销售公司常务副总经理周钘发文确认，即将推出的领克 20 车型全新升级激光雷达，号称“全地形感知”。 IT之家注意到，领克 20 车型预计将于今年第三季度上市，周钘此前已官宣该车搭载 800V 碳化硅高压平台及 6C 补能倍率，标配全球唯一双尾翼设计。 新车预计基于领克 Z20 升级，官方此前预热称领克 20 外观造型更精致、运动感再升级；新增激光雷达，高阶智驾能力全面提升；运动基因与智能科技双向突破。工信部申报信息显示，领克 20 长 4495mm、宽 1845mm、高 1573mm，轴距为 2755mm；采用单电机布局，最大功率为 245 千瓦，配备磷酸铁锂电池，最高车速 201km/h。 作为参考，目前在售领克 Z20 车型售价 10.99 万元起，车身尺寸为长 4460mm、宽 1845mm、高 1573mm，轴距同样为 2755mm。在售领克 Z20 搭载 51.2、61.47kWh 电池，CLTC 综合工况续航里程达到 430km、530km。

智通财经APP获悉，博通(AVGO.US)周一宣布与苹果(AAPL.US)达成一项新的多年期协议，将双方长期技术合作关系延续至2031年。根据协议，博通将为苹果多代产品开发并供应一系列定制ASIC芯片产品。受此消息提振，博通股价周一盘前上涨近4%。 协议细节：从射频组件到定制ASIC的全面升级 博通于7月6日向美国证券交易委员会(SEC)提交文件，披露了与苹果的新协议。文件显示，双方同意将技术合作扩展至2031年，博通将为苹果开发并供应一系列定制ASIC硅产品，用于多代苹果产品的制造。 博通长期以来一直是苹果的关键组件供应商，产品涵盖iPhone定制射频芯片、Wi-Fi和蓝牙连接芯片以及其他网络半导体。据分析师估算，苹果贡献了博通约20%的年收入，是其最重要的客户之一。 此次协议的核心升级在于从传统射频组件向定制ASIC芯片的拓展。 ASIC(专用集成电路)是针对特定应用场景设计的定制芯片，在AI推理和高性能计算领域需求激增。苹果在持续加强自研处理器和C1蜂窝调制解调器的同时，仍依赖博通提供关键的无线连接和射频组件。新协议的签署进一步巩固了苹果通过长期供应协议锁定关键芯片供应商的供应链战略。 战略意义：苹果“Baltra”AI芯片或为协议核心 此次ASIC协议的签署，与此前关于苹果与博通合作开发AI服务器芯片的报道高度吻合。据此前报道，苹果正与博通合作开发代号为“Baltra”的AI服务器处理器，预计采用台积电最先进的N3P制程生产，计划2026年量产。该项目旨在为苹果内部AI工作负载打造定制化算力芯片，采用先进的3.5D芯片技术，强调可扩展性和AI能力的创新。 美银证券在此前的研报中已指出，博通新增的第五个AI ASIC客户“可能是苹果公司”，考虑到苹果是其传统客户，且签有长期大规模部署协议。 新协议的签署意味着这一判断已得到官方确认。 苹果加入博通的AI ASIC客户名单，标志着博通在定制AI芯片领域的客户版图进一步扩大。目前博通的AI ASIC/XPU主要客户已涵盖谷歌、Meta、字节跳动和OpenAI。博通与OpenAI联合开发的Jalapeño推理芯片从设计到流片仅用9个月，预计可降低约50%的推理成本。 博通双轮驱动：苹果基本盘+AI增长极 对博通而言，此次续约的意义远超一份普通的供应合同。首先，它提供了长期收入可见性。 苹果贡献约20%年营收，这一关键收入来源的稳定性直接影响博通的估值逻辑。博通过去几年的涨势很大程度上建立在其定制AI芯片业务的增长之上——据其一季度财报，博通在定制AI芯片市场持有超过70%的份额，AI相关收入达84亿美元，同比增长106%。苹果协议的续约为其提供了坚实的“基本盘”，使其能够在AI赛道上更从容地扩张。 其次，它验证了博通的定制ASIC商业模式。 苹果的长期承诺表明，即使在科技巨头纷纷自研芯片的趋势下，博通在特定领域的技术壁垒和规模优势仍不可替代。博通同时也在深化与谷歌和Anthropic的定制AI芯片业务——今年4月，博通披露了开发谷歌下一代张量处理单元(TPU)的协议，并为Anthropic的AI基础设施提供网络组件直至2031年。 此次协议也一定程度上缓解了此前联发科拿下谷歌TPU订单带来的压力。博通6月初财报会议已证实，大客户正寻求引入其他芯片供应商。供应链信息显示，联发科因成功配合谷歌导入336G SerDes方案，已取得TPU v9主要订单;原本押宝448G SerDes的博通，则受制于技术成熟度与产品时程压力，暂时失去主导权。广发证券此前指出，联发科与谷歌合作或将挤压博通与高通的订单。 ASIC市场前景：推理需求爆发驱动千亿美元蓝图 博通与苹果协议的签署，正值AI推理需求爆发式增长的关键节点。推理——即AI模型响应用户查询的过程——对定制芯片的需求正在激增，推动先进处理器的订单量增加，并加剧了行业竞争。与训练阶段不同，推理工作负载对延迟、功耗和成本更为敏感，这为ASIC芯片提供了广阔的市场空间。 汇丰此前预计，博通ASIC收入将在2026财年升至284亿美元，2027财年进一步增至428亿美元，分别比市场共识预期高出42%和69%。博通2026财年第一季度AI半导体营收已达84亿美元，同比增长106%。 博通同时强化AI芯片与互连两端布局：一方面与OpenAI共同开发Jalapeño推理芯片，另一方面Tomahawk 6已于2026年3月量产，达102.4Tbps。这使得博通的角色不仅在于定制ASIC设计，更延伸至数据中心网络架构。 半导体板块波动中的喘息之机 此次协议宣布之际，半导体板块正经历剧烈波动。iShares半导体ETF(SOXX)在7月3日报收于566.32美元，当日下跌5.6%，此前因AI估值担忧和利率恐慌引发全球科技股抛售。该ETF的52周价格区间为232.33美元至655.95美元，贝塔系数高达2.71，反映出该板块对宏观变化的极高敏感性。 博通股价今年以来已上涨约40%，目前交易价格约为远期收益的28倍。此次与苹果的续约消除了投资者此前的关键担忧，至少在可预见的未来关上了苹果用内部方案替代博通的大门。 与此同时，定制芯片的需求正在被AI推理的爆发式增长所驱动。推理——即模型响应用户查询的过程——使定制ASIC芯片变得至关重要，增加了先进处理器的订单量并加剧了竞争。

凤凰网科技讯 7月6日，据《读佳》消息，在近日豆包宣布全面下线“智能体”功能之前，其“应用生成”功能已于5月31日率先停止服务。目前，用户此前通过该功能创建的历史应用，仍可在豆包会话中进行查看、复制、下载及分享，但无法再新建或更新。不过，其编程功能依然保留。 作为豆包此前推出的一项功能，“应用生成”由字节跳动旗下AI原生编程工具Trae提供底层技术支持。该功能旨在降低开发门槛，用户只需通过自然语言描述需求，即可快速生成网页应用、互动小游戏或表单看板等数字化工具。

7 月 6 日消息，据路透社报道，监管申报文件显示，韩国芯片厂商 SK 海力士将于周一启动规模约 280 亿美元（注：现汇率约合 1899.93 亿元人民币）的美国上市计划，借力全球人工智能热潮，开展全球规模最大的新股发行项目之一。 该企业将在纳斯达克通过存托凭证发行 1779 万股新股，此次上市将使其跻身全球估值最高的科技企业行列。 每 10 份美国存托凭证对应 1 股普通股；发行价区间将参照 SK 海力士首尔交易所股价，于周一公布。 受益于全球投资者对人工智能概念股的追捧，SK 海力士股价年内累计涨幅超 270%。 在人工智能产业红利浪潮中，SK 海力士是全球最大受益企业之一，业绩表现远超主要竞争对手三星电子和美光科技。 监管文件披露，本次纽约上市的最终发行价将于周四敲定，股票于周五正式挂牌交易；公司管理层本周将开展全球投资者路演推介。 本次募资规模预计位列全球史上第二大新股发行，仅次于上月 SpaceX 创下纪录的 857 亿美元（现汇率约合 5815.16 亿元人民币）首次公开募股，同时高于沙特阿美 2019 年 256 亿美元 IPO、阿里巴巴 2014 年同等规模的上市募资。 SK 海力士是高带宽内存芯片核心供应商，英伟达、谷歌等企业的人工智能设备均采用其产品。 上周该公司宣布，将投入 100 万亿韩元（现汇率约合 4403 亿元人民币）新建多座芯片工厂，其中包含一座 NAND 闪存工厂；这项巨额投资是韩国全国产业布局的一环，旨在让全社会共享人工智能产业发展红利。

作者 | ZeR0 编辑 | 漠影 芯东西7月6日报道，7月3日，华为公司董事、半导体业务部总裁何庭波的署名论文《多层电子系统的时间缩微理论（A Time Scaling Theory for Multi-Layer Electronic Systems）》（“韬定律”V2修订版）在中科院科技论文预发布平台ChinaXiv上公开发表。 此前，何庭波曾于5月25日在国际电路系统研讨会ISCAS 2026上提出指导半导体产业发展的新原则“韬（τ）定律”，同日在ChinaXiv上发表相关论文。（刚刚，华为何庭波发表署名芯片论文，全文来了） 与初版论文相比，V2版论文将章节从7节调整为8节，对部分数据表述进行了修正，比如：将SoC性能核“功耗效率提升41%”改为“等效性能下功耗降低41%”，并新增表1给出实测条件；对频率提升13%补充了测试条件——室温环境、1.1V供电电压；将α缩微因子从“量产经验表明”改为“我们预计未来十年”。 V2还新增了部分技术内容，包括gear ratio理论框架、顺序3D集成讨论、热管理等论述，并补充了关键词、通讯作者邮箱等论文规范要素以及更多的参考文献。 论文编译全文如下： 摘要 六十年来，摩尔定律的几何缩微驱动着半导体产业的进步。这一产业契约已不再成立：纯粹的尺寸微缩所带来的回报趋于平缓，前沿芯片设计预算已超过十亿美元，最先进制程节点的每晶体管成本不再下降。 本文提出一种后继的缩微原则——τ缩微（tau scaling）——以时间本身而非晶体管面积作为衡量进步的首要指标，将单一的特征时间常数τ作为横跨十二个数量级（从晶体管的开关切换到数据中心工作负载）的统一优化目标。 文中展示了两项量产级验证。 在移动SoC上，逻辑折叠（LogicFolding）——一种将数字、模拟和存储电路分配到垂直堆叠有源层中的方法论——在固定器件节点下实现了55%的晶体管密度阶跃提升，以及在等效性能下41%的功耗降低。 在AI系统上，由内存语义Unified Bus互连架构、近封装Hi-ONE光学I/O以及边缘到表面的3D Folding协同设计的系统堆栈，预计到2035年硬件集成度将增长100倍以上。 更深层的主张是方法论层面的：τ缩微是自Dennard以来第一个在整个计算堆栈中建立共享优化目标的缩微原则。 关键词 τ缩微，LogicFolding，gear ratio，晶圆对晶圆混合键合，Unified Bus，Hi-ONE * 通讯作者（邮箱：hetb@huawei.com） 01. 引言 自1960年代中期以来，半导体产业一直以纳米为单位衡量进步。每十八个月，晶体管缩小，频率提升，每个逻辑门的成本下降。摩尔定律既是经验观察，也帮助建立了支撑整个计算堆栈的产业契约。这一产业契约已不再成立。 在7nm节点之后，几何缩微已无法带来其历史上的红利。光刻设备正在接近图案化的物理极限，EUV设备折旧主导了晶圆成本，每晶体管价格曲线已趋于平缓——在某些情况下甚至出现了逆转。对于那些难以获取最先进光刻设备的机构而言，这一约束来得更早、影响也更为严峻。 因此，产业面临的核心问题已经改变。它不再是“晶体管还能缩小多少？”而是“应该微缩什么，以及针对什么目标？” 在过去六年中，本文作者所在的华为半导体团队在移动SoC、AI加速器、系统互连架构和封装领域以硅片为实证对这一问题进行了深入研究。 结论是：答案不在于另一个制程节点，也不在于另一种晶体管架构，而在于改变首要优化目标本身。 本文主张，未来十年电子系统的演进应由时间微缩（time scaling）——即在堆栈每一层系统性地缩减单一特征时间常数τ，从皮秒级的晶体管切换到秒级的数据中心工作负载响应——来引导，而非几何微缩。 τ缩微的论据将在下文中以科学方法论和产业路线图两个维度展开，其经验基础来自2020年5月至2026年5月期间量产的381颗芯片。 02. 几何时代的终结 在其大部分历史中，半导体产业只有一件事要做：把晶体管做得更小。戈登·摩尔（Gordon Moore）在1965年的观察——晶体管密度大约每两年翻一番——在十年后由罗伯特·登纳德（Robert Dennard）的微缩理论所补充，后者确立了电压和尺寸的等比缩小可以维持恒定电场[1, 2]。 几何微缩与登纳德微缩共同在近五十年间带来了性能功耗比和性能成本比的指数级提升。 这一格局分两个阶段瓦解。 约2005年，登纳德微缩率先失效：电压不再随特征尺寸等比缩小，暗硅（dark silicon）时代开始。 几何微缩持续了更长时间，依靠FinFET以及随后的全环栅极（GAA）器件架构得以延续。然而，在7nm之后，纯尺寸微缩的回报趋于平缓。 原因已有充分记录：速度饱和效应使本征延迟对沟道长度的依赖从二次方降为线性；局部互连的寄生电阻和电容日益主导标准单元的延迟预算；掩模成本、EUV折旧和设计规则复杂性已将2nm节点的前沿芯片设计预算推至超过十亿美元[3-8]。 经济后果同样不可回避。在先进节点上，每晶体管成本已趋于平缓，而在最前沿，成本正在上升。过去五十年所依赖的产业契约——每一代以更低成本获得更多晶体管——已不再成立。 对于华为半导体而言，这一转变伴随着一个额外的约束：获取最先进光刻设备的渠道受限。 假定另一个制程节点能解决问题已不再可行。六年前，几何路线图遭遇了瓶颈，迫使我们直面一个更根本的问题——回顾来看，这是整个行业终将不得不面对的问题。 03. 时间，而非空间： 摩尔时代的真正货币 若还原到对终端用户的本质影响，摩尔定律从根本上从来不关乎几何尺寸。 更小的晶体管之所以能提升系统性能，是因为它们切换更快。 更密集的互连之所以能提升性能，是因为信号传输距离更短。 更高的集成度之所以能提升性能，是因为数据跨越的边界更少。 每一代技术本质上带来的是时间的微缩——在器件层面从皮秒到纳秒，在芯片层面从纳秒到微秒，在系统层面从微秒到秒。空间微缩不过是压缩时间的工具。 一旦认识到这一点，一个显而易见的重新框定便呈现出来。时间本身应被采纳为首要指标。 在堆栈的每一层——晶体管、电路、芯片和系统——都可以定义一个特征时间常数τ，并将其微缩作为统一优化目标。几何微缩由此成为缩微τ的众多技术手段之一，而不再是唯一的手段。 这一原则被称为τ缩微，在此作为几何摩尔微缩的后继者提出，以引导半导体演进。 形式上，τ被视为一个分层构造，可以分解为： τ = f(τ_transistor, τ_circuit, τ_chip, τ_system), 其中τ_transistor、τ_circuit、τ_chip和τ_system分别代表晶体管、电路、芯片和系统层的时间常数。每一层的τ由其下层的τ以及该层引入的组织和通信开销共同构成。如图1所示，τ的工作空间跨越约十二个数量级的时间（皮秒到秒）以及相当范围的空间（纳米到千米）。在每一层，都有不同的机制可用于缩微τ： 晶体管层：本征开关延迟，通过迁移率增强、应变工程、高κ/金属栅极和GAA架构来解决，并且越来越多地通过降低局部互连的寄生R和C来解决——后者目前已超过本征渡越时间数倍[6, 7]。 电路层：信号路径上的RC传播延迟，通过更低电阻率的导体、低κ介质来解决，而最具影响力的手段是通过垂直集成缩短布线长度[9, 10]。 芯片层：计算和存储访问延迟，通过架构选择、流水线深度、存储层次结构和片上互连架构来解决[11]。 系统层：端到端消息传递和同步时间，通过互连拓扑、协议栈和互连架构设计来解决[12]。 ▲图1： τ微的工作空间在时间和空间两个维度上均跨越12个数量级，并划分为四个层次：晶体管、电路、芯片和系统。 从这一分层公式中得出一条有用的代际规则： τ_(n+1) = τ_n / α, 其中下标n和n+1分别表示当前代和后续代。鉴于不同行业部门的市场压力和优化优先级各不相同，我们提出，年度缩微因子是应用特定的，而非通用的。不同行业部门因其独特的应用约束而需要不同的加速因子。 我们预计未来十年的年度缩微因子对于受功耗和热预算约束的移动设备约为1.3，对于需要安全关键实时响应的自动驾驶系统约为1.5，而对于吞吐量直接转化为经济价值的人工智能（AI）token生成可高达10。 使τ成为一个有用的首要指标——而非既有指标的换标——的关键在于，它是跨越整个堆栈的同一个指标。频率、延迟、带宽和吞吐量在各自层面都受τ支配。工艺技术人员、电路设计师和系统架构师可以用相同的单位讨论同一个量。 τ是使端到端堆栈协同优化成为可能的语言——而各层独立优化、时序只是残差的时代已经结束。 04. LogicFolding：移动SoC的验证 τ缩微的首个量产级验证在移动领域完成。 智能手机SoC是一种特殊情况，一颗芯片即构成整个系统。多插槽并行不可用；没有千节点互连架构可以掩盖慢速链路。用户感受到的所有性能都来自单颗芯片，在几瓦的功耗包络下，受限于手持设备形态的热设计约束。 2020年之后，当通往前沿制程节点的路径受限时，面临的实际问题变成了：在固定的制程节点上，如何在单颗芯片上持续交付代际性能提升？ 由此诞生的答案被称为逻辑折叠（LogicFolding）。 定义。LogicFolding是一种设计方法论，将数字、模拟和存储电路分配到垂直堆叠的有源层中，遵循时间微缩原则联合优化性能、功耗和面积（图2）。 数字电路分为组合逻辑——寄存器之间的布尔网络——和时序逻辑——保持状态的触发器。数字系统的性能上限由相邻触发器级之间的关键路径延迟决定，而后者主要由该路径上的互连RC和门数主导。传统优化将门放置在一个平面上，并通过上方的金属层布线；布线越长，寄生RC越大，关键路径越慢。 LogicFolding摧弃了平面假设。关键路径上的门分布在两个（并最终更多个）垂直堆叠的有源层上，通过超细间距混合键合连接。从电路设计师的角度来看，两个有源层表现为单一的连续布局基底，单元跨晶圆边界分布，如同那是一个额外的金属层。信号布线大幅缩短，寄生RC急剧降低，时钟偏斜收紧，芯片在相同的器件节点下以更高的时钟频率运行。 ▲图2：LogicFolding示意图。 要充分实现LogicFolding的架构优势，关键在于保持混合键合层与顶层金属布线层之间较低的间距比（通常称为“gear ratio”）。当垂直互连间距接近顶层金属层的尺寸时，优化目标的性质将发生根本性转变。 历史上，当垂直互连间距远疏于顶层金属间距时，设计空间从根本上受限于一个离散优化问题。设计者在宏观层面手动定义分割边界，将整个功能模块分配给特定裸片[13-18]。裸片间连接的粗粒度迫使采用离散的模块分配方法，这在计算上可行，但并非全局最优。 本文提出的LogicFolding被定位为一个连续优化问题，其中细粒度的垂直集成使设计空间能够以远高于功能模块的分辨率被探索，为跨垂直维度的电路全局协同优化打开了大门。 随着键合焊盘间距的逐步缩小，垂直互连密度不断提高，从电路连通性的角度看，晶圆之间实际上被拉得越来越近。这使得优化空间从离散过渡到连续，需要使用先进的自动化设计工具。 值得注意的是，尽管顺序3D集成（sequential 3D integration）通过逐层制造器件层，在理论上提供了最终极的器件或标准单元粒度，但它目前面临重大的制造瓶颈[19-22]。 最关键的是，由于顺序制造工艺固有的严格热预算约束，下层器件极易发生性能退化。 作为一种商业上可行的实现方式，LogicFolding通过利用成熟的先进晶圆对晶圆混合键合，实现了连续优化所必需的低gear ratio。 在实践中，LogicFolding要求gear ratio降至约3以下，更低的比率通常更好。以目前约720nm的顶层金属间距计算，这意味着混合键合间距需低于2μm——理想情况下gear ratio约为1，此时键合界面处的笼式布线开销实际上消失。 实现这一间距，以及所需的对准精度（ 在麒麟2026（Kirin 2026）上测量的结果，在与2025年麒麟9030 Pro基准对比时提供了具体的实证证据。 尽管两者均采用同一成熟工艺节点制造，但基准芯片采用传统平面设计，而麒麟2026采用LogicFolding： 晶体管密度在单代之内从155阶跃提升至238MTr/mm²（晶体管密度按公式2/(CPP×cell height)计算；麒麟SoC设计的面积利用率为68%）——这一提升幅度此前需要三年的几何微缩才能实现。 在室温环境、1.1V供电电压下，SoC性能核的最大时钟频率提升近13%。 一条跨上下两层有源层构建的高速全局片上网络（Network-on-Chip）数据路径，将数据通路面积缩减55%，同时改善了供电稳定性。 一种后硅时钟偏斜调整方案独立贡献了超过5%的SoC性能提升。 在SRAM上——其访问速度、每比特能耗和面积强烈依赖于位线和字线长度——LogicFolding缩短了关键路径，降低了每比特能耗，并将工作频率提升了40%以上。 在一个代表性处理器核心上，双层折叠架构将时钟缓冲器数量减少了50%以上，时钟偏斜降低了25%，布线长度缩短了约30%。 热管理仍是LogicFolding架构中的关键挑战。为此，我们采用了热感知的分割与布局规划策略。 在设计阶段，我们有意避免折叠高功耗电路，并从结构上避免高功耗子系统的空间相邻。 SoC性能核是我们详细评估的焦点。如表1所示，借助LogicFolding带来的性能增益，麒麟2026降低供电电压，以实现与麒麟9030 Pro的等效性能。因此，在这一等效性能目标下的实测结果显示，功耗降低41%，同时功率密度下降5.6%。 ▲表1：麒麟2026与麒麟9030 Pro在等效性能下的功耗对比 这些增益是在固定的器件节点上实现的，不是通过新的光刻步骤，而是通过逻辑在三维空间分布的拓扑重组。 麒麟2026中搭载的LogicFolding实现有意采取了保守策略。混合键合间距达到1.5μm；TSV着陆仅在顶层金属下方推进了一步；折叠仅选择性地应用于关键路径，而非整个设计（图3）。即便如此，CPU性能核心频率今年回到了3.1GHz。 ▲图3：(a) 下一代麒麟SoC平台示意图；(b) 其键合界面的截面图像。 在未来十年，LogicFolding预计将从局部关键路径折叠演进到全面、多层折叠——每个封装三层、四层乃至更多有源层——这得益于更低温度的混合键合（放宽跨层热预算）以及TSV着陆从顶层金属向下迁移至M6，后者将释放超过30%的高层布线资源。 从2026年到2035年，晶体管密度预计将朝400MTr/mm²及以上迈进。与此同时，LogicFolding使麒麟得以大幅提升CPU核心频率，并为迈向4GHz及以上铺平道路（见图4和表2）。该路线图可行，且在成本上具备经济可行性。 ▲表2：麒麟CPU性能核心工作频率趋势 ▲图4. 未来麒麟产品的晶体管密度与性能核心频率预测。 亮点——LogicFolding概览 混合键合间距：低于2μm（麒麟2026中为1.5μm；目标gear ratio≈1） 对准精度：低于0.5μm TSV CD/KOZ：低于1.5μm；间距低于6μm；失效率 良率：通过智能冗余接近100% 晶体管密度：155 → 238MTr/mm²，单步实现 功耗效率/频率增益（SoC性能核）：+41% / +13% SRAM工作频率：提升40%以上 代表性核心的时钟缓冲器数量/时钟偏斜/布线长度：−50% / −25% / −30% 05. 从皮秒到微秒： AI数据中心中的τ缩微 一个自然的问题是，在毫瓦级智能手机体制下发展起来的原则，是否能存活地转化到AI训练和推理的吉瓦级体制中。 AI工作负载处于τ光谱的另一端：不是单颗芯片，而是数百甚至数千颗芯片如同一台机器运行，在过去十年中总计算量增长了约六个数量级。 答案是肯定的——前提是τ被视为系统级目标，并贯穿整个链路，而非局限于单个加速器内部。 两个事实塑造了τ论证的AI侧面。 首先，AI系统在持续增长——从一颗芯片，到数十颗，到数百颗，再到越来越多的数万颗[23, 24]。 其次，现代AI系统的能源预算和材料预算由数据而非计算主导[25-27]。大型AI集群中超过80%的能源被数据移动消耗；超过70%的系统成本分配给数据存储。直接的含义是：缩减数据在传输中花费的时间——在芯片之间、机架之间和封装内部——至少与缩减计算所用时间同等重要。 τ缩微在AI规模上通过三个协调层来实现：系统互连架构（Unified Bus）、近封装光学引擎（Hi-ONE）以及封装本身的拓扑重组（3D Folding）。 这种全堆栈方法系统性地压缩分布式AI系统固有的系统τ。 具体而言，Unified Bus（UB）通过统一的内存语义互连消除多层协议开销，大幅降低跨节点通信延迟。 Hi-ONE利用近封装光学I/O直接压缩物理传输延迟。 3D Folding通过将边缘绑定资源重新布局到表面上，克服二次方与线性的缩微分岐，并最小化节点内寄生RC。 总体而言，这一从电路到系统的优化堆栈实现了τ缩微在AI系统中的终极目标：使大规模AI集群能够作为单一逻辑实体协调运行。 5.1 Unified Bus——τ优先的系统互连架构 传统的多节点、多加速器架构通过多层堆叠协议移动数据：PCIe连接主机、NVLink或专有互连架构连接机箱内部、以太网或InfiniBand连接机箱之间，以及上层的软件栈远程内存访问。 每一层都需要协议转换、额外的序列化、额外的DMA缓冲区和进一步的握手。每次转换都增加延迟、降低可靠性并产生额外成本。 Unified Bus（UB）以单一协议取代了这一堆栈——一种在机箱内部和机箱之间运行的全对等互连架构，在整个系统中原生暴露内存语义（图5）。 数据移动被简化为无需转换的、对等的内存语义层传输，以硬件管理的一致性取代软件栈的消息传递。 测量到的收益约为两个数量级：端到端远程访问延迟从TCP/IP类堆栈典型的数十微秒降至约100ns——沿主要通信轴实现了约500倍的系统τ缩微[28-30]。 在机架规模上，这使系统渐近地接近于一台单一的、互连架构一致的机器——内部称为System-as-One-Chip（系统即一片芯片）。 ▲图5： (a) Unified Bus（UB）原生支持内存访问语义、消息传递和统一远程过程调用（uRPC）。这使得多样化计算资源的无缝集成成为可能，在实现高带宽和超低延迟的同时，促进分布式系统中的高效资源池化；(b) 通过UB实现低开销内存访问的示意图。 5.2 Hi-ONE——封装级光学I/O 一旦通信延迟被降低，下一个瓶颈便随之转移。在单个机架内增加芯片密度将功率密度和可靠性推至极限——也将电气SerDes推至极限。 在每颗AI芯片400Gb/s时，铜缆布线仍然成熟可靠。但在每颗芯片多Tb/s时，铜缆变得不切实际：SerDes传输距离受限，布缆变得体积过大，面板安装变得不可行，热和供电裕度被耗尽[31, 32]。 华为半导体开发的方案是高密度光互连节点引擎Hi-ONE（High-density Optical-interconnect-Node Engine）——一种近封装光学引擎，每模块提供8 Tb/s的带宽，在单根光链路上匹配一颗AI芯片的UB带宽（图6）。 它将所需的SerDes传输距离从约100cm缩短至约5cm，消除了笨重的布缆，并将传输距离从不到一米扩展至100m——使分布式、吉瓦级数据中心的高密度互连在物理上成为可能。 Hi-ONE的设计哲学本身就是一个τ缩微论证。 Hi-ONE并未采用重型DSP来实现高信号保真度，而是采用了线性方案——模拟均衡增强的驱动器和跨阻放大器——并允许UB协议容忍一个有意放宽的误码率。 协议层和物理层之间的这种跨层权衡降低了功耗、成本和集成复杂度，体现了τ优先方法论所鼓励的跨层优化。 ▲图6：Hi-ONE芯片示意图。 5.3 N²与N的困境，以及为何3D Folding不可避免 AI加速器不会止步于2.5D扇出封装的最深层原因是几何性的，值得明确阐述，因为它决定了2030年后的路线图。 在传统的2.5D AI芯片中，逻辑裸片占据封装中心，HBM堆叠和SerDes排列在其边缘，电压调节器围绕封装。每条存储信号、每条互连信号以及每安培的供电电流都必须经过裸片边缘才能到达内部的计算资源。如果裸片的边长为N，则： 计算能力按N²（面积）缩微， 但存储带宽、互连和供电——全部通过2.5D扇出沿边缘传输——仅按N（周长）缩微。 这条二次曲线与线性曲线之间不断加大的差距构成了扇出困境（fan-out dilemma），它解释了2.5D缩微的停滞，且与底层逻辑节点多么激进无关。没有任何晶体管级改进能弥补拓扑缺陷。 3D Folding通过将边缘绑定的资源重新布局到表面上来解决这一困境。供电（通过背面供电和集成电压调节器）、高速存储（通过混合键合连接逻辑）和光学I/O（通过近封装Hi-ONE）全部从周长迁移到垂直表面——一旦位于表面，它们便按N²缩微，与计算的二次增长步调一致。 封装不再是由存储和SerDes周长带围绕的逻辑裸片；它成为一个垂直集成堆叠，其中存储、互连架构、供电和逻辑共同缩微。 路线图将这一演进置于明确的时间线上。直到约2030年，AI加速器（昇腾SuperPoD产品线——2025年的昇腾910C、2026年的昇腾950，以及随后的990）依靠成熟技术的组合：Chiplet、2.5D扇出和通过微凸块及标准间距混合键合的3D堆叠。 约2030年，昇腾990将把LogicFolding引入AI加速器类别，从那时起3D Folding成为2035年前α的主要载体。 沿此路径，到2035年硬件集成度预计将增长100倍以上，τ缩微分布在堆栈的每一层，而非集中在器件层面。 亮点——AI系统规模上的τ UB远程访问延迟：约数十μs → 约100ns（≈500倍τ缩微） Hi-ONE每模块带宽：8 Tb/s（匹配每芯片UB带宽） Hi-ONE SerDes传输距离：约100cm → 约5cm；面板间传输距离： 扇出困境：计算 ∝ N²，周长绑定的带宽/I/O/供电 ∝ N 3D Folding：将带宽、光学I/O和供电从边缘重新布局到表面，恢复N²对等 2026 → 2035年预计硬件集成度增长：>100× 06. 逻辑与存储：从解耦到再融合 τ缩微的一个含义值得单独讨论，因为其后果既是技术性的也是产业性的。 在8086时代，行业通过标准化的存储总线有意将处理器和存储解耦。这种解耦使两个行业得以独立缩微：处理器性能沿摩尔曲线快速推进，而存储厂商则在其旁发展出一个巨大的独立市场。 AI时代正在逆转这种解耦。计算密度的持续扩大正在将存储带宽、延迟、功耗和封装推至其极限。HBM、混合键合和3D堆叠SRAM是一个单一底层事实的症状：对于现代AI工作负载，数据移动与计算本身同样关键，逻辑和存储正再次被推向紧密的物理集成。随着它们的融合，供应链中的影响力天平正在向存储和封装厂商倾斜。 技术方向是明确的，但经济上的解决方案尚未落定。 AI硬件时代的持久成功将属于那些能够在技术上融合逻辑与存储，并建立一种经济伙伴关系——使两个行业在长期内共享融合收益的企业。 这不仅仅是一个研究问题；这是行业在未来十年需要解决的结构性问题。通过使每一层分离的跨层成本变得可见，τ缩微确保了这一问题不能被推迟。 07. 开放挑战 将τ缩微呈现为一个完成的体系是有误导性的。若干实质性问题仍然悬而未决，在此一并指出，既为突出正在进行的工作，也为邀请合作。 工具链与方法论。 当今的EDA是为一个面积、时序和功耗沿三个独立轴优化、系统τ仅作为残差出现的时代而开发的。 全面的LogicFolding要求工具链将多个堆叠裸片视为单一的连续设计实体——以单元粒度而非模块粒度进行逻辑分割，在统一的成本函数下跨整个体积进行布局，并在裸片间路径上执行时序收敛，而在这些路径中，垂直互连寄生参数、KOZ排斥区和晶圆间工艺偏差以传统2D训练的工具无法充分应对的方式相互作用。 初步的内部工具已经开发并产出了有用的结果，方法论细节将在未来数月发布。一条τ原生的工具链——开放的、多物理场的、3D原生的——是未来十年最重要的赋能投资。 晶圆间工艺偏差。 LogicFolding键合来自可能不同批次——在某些情况下甚至不同节点——的晶圆。Vth、驱动电流和互连RC的晶圆间偏差远大于晶圆内偏差，且最严重地影响时钟分配和保持时间裕度。 智能冗余、自适应补偿和τ感知的签核流程是应对这一挑战的必要组成部分。 垂直互连开销。 每个混合键合和每个TSV都会产生有限的电阻和电容惩罚，而TSV的KOZ会排斥标准单元。因此，LogicFolding必须通过以下简单不等式逐层证明其合理性： τ_Before (existing signal + wire length reduction) > τ_After (vertical interconnect RC). 对于移动端的关键路径和存储，这一阈值已经被跨越；该阈值与工作负载相关，且随着键合间距的缩小，边界将持续移动。 能量。 τ是时间法则，不是焦耳法则。一个运行速度快10倍但功耗也高10倍的超级节点不违反任何缩微原则，却超出了电网容量。 因此，τ缩微需要一个能量伴侣：消除堆栈开销的内存语义互连架构、将每比特皮焦耗能降低数个数量级的近封装/共封装光学器件、背面供电、存内/近存计算，以及将τ裕度换回功耗的审慎实践（数据中心规模的DVFS——与实现智能手机电池续航的机制相同）。 重要的是，τ裕度本身在朝该方向分配时就提供了能量裕度。 基准测试。 行业当前的性能基准——Linpack、MLPerf、SPEC——是为每个工作负载一个标量即可满足需求的时代设计的。 τ缩微的行业需要τ剖面基准——暴露系统每一层的主导τ以及该层剩余裕度的向量。主导τ层，根据定义，就是下一个投资方向。 08. 六年回顾，十年展望 2020年5月至2026年5月期间，华为半导体设计并量产了381颗芯片，服务于移动、AI、汽车、工业和基础设施市场。在整个产品组合中，τ缩微论点经受住了考验： 在器件和电路层，晶体管密度已从155向400+MTr/mm²（到2031年）提升。 在芯片层，LogicFolding在前沿移动SoC上已经证明，关键路径频率、功耗效率和密度可以在固定的器件节点上持续提升。 在系统层，Unified Bus和Hi-ONE已经证明，数百微秒的通信τ可以被压缩至数百纳秒，多机架AI集群可以表现为单一的一致性机器。 展望未来，CPU性能核心频率预计到2029年将迈向4GHz及以上，麒麟SoC效率预计在三到五年内在典型使用下将提升1倍以上，AI硬件集成度预计到2035年将增长100倍以上。 超越任何单一产品的更深层主张是方法论层面的。 τ缩微是自登纳德以来第一个为整个堆栈提供共享优化目标的缩微原则。它向工艺技术人员、电路设计师、架构师、系统工程师和软件团队发出信号：这些群体现在正在以相同的单位优化相同的量，任何单层的改进必须传导至系统τ才算有效。 它也向行业战略家和资本配置者表明，下一笔投资应跟随τ而非节点——竞争性的性能不再要求常驻在光刻技术的最前沿，而封装、存储带宽和互连架构设计现在承载着此前仅由前沿逻辑节点所拥有的战略权重。 对于在成长过程中将“摩尔定律”等同于“进步”的一代工程师而言，这是一个困难的转变。 几何时代事实上已经结束；否认这一事实不是可行的策略。通过微缩实现加速的时代正在让位于通过多层电子系统的τ优化实现加速的时代——而在未来六到十年中以τ为首要目标的公司、研究团体和生态系统，将决定此后十年计算的面貌。 未来十年的工作范围已经划定。许多开放问题仍然存在，没有任何单一组织可以独自解决——工具链、标准、基准、器件物理和经济模型都需要超越任何单一公司的贡献。 因此，本文既是一份来自前线的报告，也是一份邀请。 前方的路线图要求苛刻，但方向是明确的。 作者 何庭波领导华为半导体业务。她所带领的团队在2020年至2026年间设计并量产了381颗芯片，覆盖移动、AI、汽车和基础设施市场，并且是τ缩微方法论以及本文所述LogicFolding、Unified Bus和Hi-ONE技术的来源。 致谢 本文汲取了华为半导体及其晶圆代工、设备、EDA和系统合作伙伴生态系统中数千名工程师六年工作的成果。作者感谢那些以耐心使这项工作成为可能的客户。 参考文献 1. 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7月6日消息，上交所官网显示，宇树科技股份有限公司科创板IPO审核状态变更为“注册生效”。 据悉，宇树科技IPO申请于2026年3月20日获上交所正式受理，至6月1日上会并通过审议。 根据招股说明书，宇树科技本次IPO拟公开发行不低于4044.64万股新股，占发行后总股本的比例不低于10%，计划募集资金总额为42.02亿元。

凤凰网科技讯 7月6日，受台风及强降雨影响，广西南宁市、贵港市多座水库发生险情，严重危害下游群众生命财产安全。” 结合灾情形势和应急管理部有关部署，阿里巴巴启动广西防汛应急救灾。考虑到当前灾区最紧迫的是夜间照明与群众转移需求，阿里第一时间捐赠首批10000个应急照明设备，如充电灯、手电筒等物资正紧急调拨发出，预计明早抵达。同时，菜鸟应急物流负责人郑菲已第一时间赶往南宁，协调阿里集团资源在当地参与救灾。 同时，阿里巴巴公益平台及公益宝贝商家携手壹基金启动救灾响应。7月6日晚，由阿里巴巴公益及公益宝贝爱心商家支持的首批2500份应急食品已发车驰援灾区。 阿里巴巴表示，将密切关注南宁、贵港受灾情况，就近协调灾区最短路径内的仓储、车辆、物资，支持灾区做好基本生活救助，愿灾区人民平安。

上交所官网显示，宇树科技股份有限公司科创板IPO注册生效。 宇树科技IPO在3月20日获得受理。 6月1日，上交所上市审核委员会召开2026年第31次审议会议，审议结果显示，宇树科技股份有限公司首发符合发行条件、上市条件和信息披露要求。 6月2日，宇树科技股份有限公司科创板IPO审核状态变更为“提交注册”。 7月2日，证监会官网显示，证监会同意宇树科技股份有限公司首次公开发行股票并在科创板上市的注册申请。 相关阅读： 公开信息显示，宇树科技专注于高性能通用人形机器人、四足机器人、机器人组件及具身智能模型的研发、生产和销售业务。 根据招股书，该公司营收由2023年度的1.59亿元增长至2025年度的16.99亿元，期间年度营业收入的复合增长率达到了226.78%；同期扣除非经常性损益后归属于母公司所有者的净利润由-1801.91万元增长至5.91亿元，主营业务毛利率亦由44.22%增长至60.13%。 具体到产品营收结构，人形机器人、四足机器人贡献了主要部分。2023—2025年，宇树科技四足机器人收入分别为1.19亿元、2.31亿元、6.98亿元，占比分别为75.78%、59.47%、41.62%；人形机器人收入分别为296.71万元、1.07亿元、8.68亿元，占比分别为1.88%、27.68%、51.78%。 值得注意的是，宇树科技人形机器人来自科研教育领域的收入占比较高。2025年1-9月，该公司人形机器人来自科研教育领域的收入占比达73.60%。 根据招股书披露信息，宇树科技今年一季度营收出现增速放缓、净利润同比下降。 宇树科技2026年1-3月实现营业收入4.23亿元，同比增幅由上年度的332.64%回落至68.49%，同时因研发费用、销售费用等期间费用大幅增加，扣非后净利润由上年同期的8483.65万元降至4025.36万元，同比下降幅度为52.55%。 宇树科技在招股书中解释称，今年一季度公司在机器人本体与结构研发、具身智能大模型、运动控制算法等领域持续加大技术研发投入与新产品开发，扩充研发团队，带动当期研发费用同比增加3832.80万元。同时，公司借助2026年央视春晚等平台开展品牌推广，当期销售费用新增金额较大，使得公司2026年1-3月净利润较上年同期出现同比下降的情况。 另外，宇树科技还预计2026年1-6月营业收入约为10.52亿元-11.28亿元，同比增幅约为35.62%至 45.41%；亦因研发投入等期间费用快速增加，扣非后净利润预计约为2.36亿元-2.83亿元，较上年同期下降约21.97%至6.43%，较2026年第一季度同比降幅将有明显缩小回升。 招股书介绍，宇树科技拟募集资金约为42.02亿元，拟用于智能机器人模型研发项目、机器人本体研发项目、新型智能机器人产品开发项目、智能机器人制造基地建设项目等。 编辑｜钉钉